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      弱電行業百科大全

      采用PLL設計的工程需要注意以下問題

      為了滿足專用集成電路設計中的時序要求,許多工程師采用了鎖相環鎖相環具有一些理想的特性,包括時鐘倍增能力、時鐘占空比校正能力和時鐘分配延遲消除能力。這些特性使設計人員能夠使用廉價的低頻晶體作為片外時鐘源,然后執行片內倍頻以產生任何值的高頻內部時鐘信號。它們還使設計人員能夠通過將建立保持時間窗口與芯片時鐘脈沖源的邊沿對齊來控制這些窗口和芯片接口的時鐘輸出延遲。

      雖然它在結構和功能上看起來很簡單,但鎖相環充滿了各種隱藏的復雜性,這甚至可能給最好的設計師帶來麻煩。由于核心薄氧化物器件閾值以上的峰值電源電壓儲備相對有限,集成電路技術中鎖相環的設計變得越來越困難。這些器件通常需要滿足目標工作頻率并保持電源電壓的靈活性。然而,峰值電源電壓儲備的減少將對鎖相環的噪聲特性產生不利影響。


      結構和操作

      要真正了解鎖相環內部的性能問題,首先必須了解其結構和工作原理鎖相環的高級結構似乎很簡單。它由鑒相器、電荷泵、環路濾波器和壓控振蕩器組成鎖相環電路啟動后將立即進入“解鎖”狀態,因為壓控振蕩器的分頻輸出頻率與參考頻率無關。

      然而,環路中的負反饋通過匯集周期參考輸入和VCO分離輸出時鐘脈沖上升沿之間的相位誤差來調整VCO輸出頻率積分相位誤差使壓控振蕩器的分離輸出頻率接近參考頻率當鎖相環達到“鎖定”狀態時,鑒相器檢測到的相位誤差接近于零,因為壓控振蕩器的分離輸出頻率和相位與參考頻率和相位一致。由于鑒相器僅與壓控振蕩器分離輸出進行比較,鎖相環輸出頻率將比參考和反饋輸入頻率高n倍,從而使鎖相環能夠完成倍頻。

      此外,如果將時鐘分配添加到反饋路徑,鎖相環將使分配時鐘信號與參考信號對齊,以有效消除時鐘分配延遲。

      鎖相環內部的功能模塊可以由可變數量的模擬和數字電路組成,即使在全數字電路的極端情況下也是如此然而,無論是由數字電路還是模擬電路組成,鎖相環都執行模擬功能,例如時鐘信號相位產生和校準。像模擬功能塊一樣,它們在當今的專用集成電路惡劣的混合信號環境(如噪聲)中也面臨著常見且不可避免的模擬技術問題。如果鎖相環不能很好地響應噪聲,將導致輸出時鐘偏離理想值一個時間偏移。

      輸出時鐘相位的這些時移偏移通常稱為抖動抖動會導致建立時間中斷,從而對內部時序路徑產生災難性影響,還會導致建立保持時間中斷,從而導致數據傳輸錯誤,從而影響片外接口。同時,其他性能問題(如不穩定性、頻率范圍不當、鎖定問題和靜態相位偏移)也會影響鎖相環的設計。輸出抖動是鎖相環設計中最重要的問題之一,也是最難解決的問題之一。

      片內和片外信號源產生的電源和基板噪聲高度依賴于數據,可能包含大量頻率成分,包括低頻。襯底噪聲通常沒有大量低頻成分,如電源噪聲,因為襯底和電源之間沒有顯著的DC下降。在最壞情況下,鎖相環的電源噪聲水平分別為標稱電源電壓的10%和5%。[/小時/]襯底噪聲的實際水平取決于集成電路生產過程中使用的襯底的性質為了降低閂鎖的風險,許多集成電路生產工藝在相同的重摻雜襯底上使用輕摻雜外延。這些襯底通常在芯片上執行長距離襯底噪聲傳輸,這使得噪聲在穿過保護環和附加襯底抽頭時難以消除。

      電源和襯底噪聲通過在壓控振蕩器輸出中引起頻移來影響鎖相環,這會導致多個相移周期的累積,直到噪聲脈沖下降。在沒有影響的情況下,鎖相環可以按照環路帶寬定義的速率校正頻率誤差由于相位誤差會累積多個周期,最壞情況下的輸出抖動通常由低頻方波噪聲信號引起。如果鎖相環阻尼不足,環路帶寬附近的噪聲甚至會很明顯此外,鎖相環在接近環路帶寬的頻率上放大參考輸入抖動,尤其是在欠阻尼時。


      輸出抖動類型

      輸出抖動可以通過幾種方式測量——相對于絕對時間、相對于其他信號或相對于輸出時鐘本身第一種方法測量的抖動通常稱為絕對抖動或長期抖動。第二種方法測量的抖動稱為跟蹤抖動或輸入輸出抖動(此時其他信號指參考信號)。如果參考信號是完全周期性的(因此沒有抖動),輸出信號的絕對抖動和跟蹤抖動是等效的。第三種方法測量的抖動(相對于輸出時鐘)通常稱為周期性(或周期間)抖動在單個時鐘周期(或幾個時鐘周期)中,周期間抖動可以測量為時移偏差(稱為周期間抖動)。

      輸出抖動可用均方根或峰峰值表示。均方根抖動僅適用于那些降級較小的應用,這些應用表現為少量邊沿具有遠遠超出均方根規格的較大時移這種應用可以包括視頻和音頻信號生成峰峰值抖動僅對于不能容忍時間偏移超過某些絕對值的任何邊沿的應用有意義峰峰值抖動規格通常是數字系統中唯一可用于同步抖動的規格,因為大多數建立或保持時間故障對芯片操作都是災難性的。

      特定抖動測量方法的重要性還取決于鎖相環的應用一般而言,周期間抖動在所有鎖相環應用中都很重要在鎖相環輸出時鐘用于驅動或采樣輸入到另一時鐘域或從另一時鐘域輸出的數據的應用中,跟蹤抖動非常重要(接口應用就是一個例子)在涉及時鐘加倍的應用中,長期抖動有時很重要。

      由電源和襯底噪聲產生的鎖相環跟蹤抖動可能比周期間抖動大幾倍,因為鎖相環中的相位誤差會在多個周期內累積然而,片內時鐘分配網絡通常對電源和襯底噪聲的抑制較差,會產生額外的噪聲。因此,對于設計良好的鎖相環來說,可見差異可能小于2倍。

      倍頻鎖相環中的周期間抖動也可能由于每個參考周期的前一個或兩個輸出周期內的周期性干擾而增加,這些干擾是由鑒相器的系統誤差引起的。

      抖動的精確測量可能非常復雜我們知道鎖相環必須在噪聲混合信號環境下工作因此,在相同的噪聲環境中測量它是非常重要的。在安靜和低噪聲環境中測量鎖相環會產生樂觀和誤導的抖動結果。同樣,當鎖相環的模擬電源中加入人工噪聲時,必須注意捕捉最差情況下的噪聲頻率內容。對于長期抖動和跟蹤抖動,這種最壞情況的噪聲信號是等于或低于環路帶寬頻率(通常比最小鎖相環工作頻率低20倍)的方波對于周期間抖動,最壞情況下的噪聲信號是方波,其邊沿轉換時間小于鎖相環輸出時鐘周期,頻率低于參考頻率噪聲信號的頻率可能高于環路帶寬。

      圖中顯示了電路板設置和可選芯片設置,它們表征了附加噪聲的鎖相環外部脈沖發生器將低頻方波噪聲耦合到AVDD(正模擬鎖相環電源)進行電源噪聲測試,或者同時耦合到AVDD和AVSS(負模擬鎖相環電源)進行襯底噪聲測試。將噪聲(其電平基于控制襯底電位的VSS)同時添加到AVDD和AVSS相當于僅將噪聲添加到襯底只要鎖相環電源可用,就可以通過處理電路板(包括生產電路板)來增加這些功能。


      噪聲特性

      電源噪聲耦合網絡中只能使用表面貼裝元件在抖動測量之前,應對電源上的噪聲進行表征。雖然鎖相環會給電源增加額外的高頻噪聲,但這種額外的噪聲應該忽略,因為它與鎖相環的輸出有關。

      周期間抖動可以通過用鎖相環輸出觸發示波器,并在一個周期后的下一個均勻邊沿期間觀察運動來測量。跟蹤抖動和長期抖動可以通過用鎖相環參考輸入觸發示波器并觀察第一個鎖相環輸出邊沿期間的移動來測量當參考輸入和鎖相環輸出信號由同一示波器片外驅動時,可以消除與鎖相環無關的時鐘輸出路徑上的干擾抖動。

      上述兩次測量應使用噪聲相對較低的參考時鐘。


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